存储器设计

地址译码（芯片选择）
字扩展
位扩展

本章主要内容

多级结构的存储器系统概述
主存储器部件的组成和设计
　　■主存储器概述
　　■动态存储器原理
　　■静态存储器原理
　　■存储器的组织
教学计算机的内存储器实例
提高储存器系统性能的途径

教学计算机的内存储器实例

设计基本要求
　　■需要ROM来存放监控程序
　　■需要RAM供用户和监控程序使用
　　■能够让用户进行扩展
地址总线：16位，高3位译码产出片选信号
数据总线：16位，分为内部DB和外部DB
控制总线：
　　■时钟信号：与CPU时钟同步，简化设计
　　■读写信号：由/MIO，REQ和/WE译码生成内存和IO读写信号

静态存储器字位扩展

教学计算机系统的存储器的容量为 10K字，每个字的字长为 16 位。存储器芯片选用两种：
　　■有 8192 个存储单元、每个存储单元由 8 位组成的静态存储器芯片58C65ROM
　　■有 2048 个存储单元、每个存储单元由 8 位组成的静态存储器芯片6116RAM
为组成 16 位的存储器，必须使用两片芯片完成字长扩展（位扩展）；为达到10K的内容容量，还必须用两片芯片完成存储单元的数量扩展（字扩展）；
为访问 8192 个存储单元，需要使用13位地址，应把地址总线的低13位地址送到每个58C65存储器芯片的地址引脚；
为访问 2048 个存储单元，需要使用11位地址，应把地址总线的低11位地址送到每个6116存储器芯片的地址引脚；
对地址总线的高位部分进行译码，产生的译码信号送到相应的存储器芯片的片选信号引脚 /CS，用于选择让哪一个地址范围内的存储器芯片工作，保证不同存储器芯片在时间上以互斥方式（分时）运行。
还要向存储器芯片提供读写控制信号 /WE，以区分是读、还是写操作，/WE信号为高电平是读，为低是写。

静态存储器字位扩展

本章主要内容

多级结构的存储器系统概述
主存储器部件的组成和设计
　　■主存储器概述
　　■动态存储器原理
　　■静态存储器原理
　　■存储器的组织
教学计算机的内存储器实例
提高储存器系统性能的途径

静态存储器字位扩展

动态存储器系统的快速读写技术
　　■快速页式工作技术：连续读写属于同一行的多个列中的数据，其行地址只需在第一次读写时送入（锁存），之后保持不变，则每次读写属于该行的多个列中的数据时，仅锁存列地址即可，从而省掉了锁存行地址时间，也就加快了主存储器的读写速度。
　　■EDO（Extended Data Out）技术：在数据输出部分增加数据锁存线路，延长输出数据的有效保持时间，即使地址信号改变了，仍能取到正确的读出数据，这可以进一步缩短地址送入时间，也就加快了主存储器的读写速度。
主存储器的并行读写技术
　　■并行读写能够使主存储器在一个工作周期或略多一点的时间内读出多个主存字。在静态和动态的存储器都可使用并行读写技术。
主要有两种方案：
　　■一体多字：加宽每个主存单元的宽度，同时存储多个主存字
　　　　◆优点：降低平均读出时间，为原来的几分之一
　　　　◆缺点：需要位数足够多的寄存器缓存数据，多次送数据总线
　　■多体交叉编址：把主存储器分为几个独立读写、字长为为一个主存字的存储体，通过合理的组织，使几个存储体协同工作。
　　　　◆两种读写方式：同时启动读写方式、顺序轮流启动读写方式
　　　　◆交叉编址方式：因为程序运行的局部性原理，把连续的主存字分布到不同的存储体中。

一体多字结构

单字多体结构

提高储存器系统性能的途径

成组数据传送（Burst mode）
　　■目的：提高数据总线的输入输出能力
　　■传送一次地址，连续在总线上传送多个数据
　　■需要CPU支持（PC机486以上）、主存储器支持（多体结构、EDO技术等）
其他可行方案
　　■提高存储器芯片本身的读写速度
　　　　◆EDRAM：Enhanced DRAM
　　　　◆CDRAM：Cache DRAM
　　■改进芯片之间的组合与结构关系
　　　　◆SDRAM：Synchronous DRAM
　　　　◆RDRAM：Rambus DRAM
　　■使用多端口的存储器芯片