5.0异步时序逻辑电路

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第五章异步时序逻辑电路

第一节异步时序逻辑电路的特点及模型

	同步时序逻辑电路的特点

	各触发器的时钟端全部连接在一起，并接在系统时钟端

	只有当时钟脉冲到来时，电路的状态才能改变

	改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化

	状态表中的每个状态都是稳定的


	异步时序逻辑电路的特点

	电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件

	电路中没有统一的时钟

	电路状态的改变由外部输入的变化直接引起

		根据外部输入是脉冲信号还是电平信号，可将异步时序逻辑电路分为脉冲异步时序电路和

	电平异步时序电路



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第五章 异步时序逻辑电路